system verilog补全功能性能较差

[Xoikter]

运行环境

vscode版本：1.96.4
插件版本：0.4.0
语言类型： system verilog
语法检查工具：verible 和 verilator（对于该测试无区别）

问题描述

有时无法弹出上面三个变量的补全；

有时候又可以弹出来

对于端口变量的补全也有时不生效

同时对于可以补全的部分类似于模块例化，有时性能较差，较长时间可以弹出补全选项出来

[Xoikter]

研究了文档，发现目前还没有支持变量，端口等信号（或者说编辑文件中字符串）的补全，是否可以添加一下这类的补全呢

[LSTM-Kirigaya]

会添加的，目前的 lsp 并不是终稿，更多的特性都在添加中，如果对于 lsp 有什么建议，欢迎在 discussion 中提出 https://github.com/Digital-EDA/Digital-IDE/discussions